The exponential trend of the complementary metal-oxide-semiconductor (CMOS) technologies predicted by Moores law has been successfully demonstrated over the last three decades. A constant downscaling of CMOS technologies with smaller and smaller device size has been developed, in order to comply with requirements on speed, complexity, circuit density and power consumption of advanced high performance digital applications. The minimum reachable length, which corresponds to the half the length of the channel of the smallest transistor that can be manufactured, represents every following technological node. With the arrival of nanoscale (sub-100nm) CMOS technologies, digital performance improve further, but many new challenges have been introduced for analog designers. In fact, for the digital circuits CMOS scaling-down leads to several benefits: speed improvement, reduced power consumption, high integration and complexity level. The analog circuits, instead, strongly suffers from the ScalTech trend, because the MOS behavior dramatically changes through the different technological nodes and especially for the ultra-scaled ones, where second order effects, previously negligible, become very important and start to be dominant, affecting its performance. For instance, lower intrinsic DC-gain, reduced dynamic range, operating point issues and larger parameter variability are some of the problems due to scaling-down. Analog designers must face this problems at different phases of the design, circuital and layout. Despite that, the design of analog circuit in sub-nm technologies is mandatory in some cases or can be even helpful in others. For example, in mainly mixed-signal systems, the read-out electronic requires high frequency performance, so the choice of deep submicron technology is mandatory, also for the analog part. Other types of applications where using scaled technology is even strategical are the high-energy physics experiments, where read-out circuits are exposed to very high radiation levels with consequent performance degradation and breakdown events. Since radiation damage is proportional to gate oxide volume, smaller devices exhibit lower radiation detriment. It has been demonstrated in fact, that 28nm CMOS technology devices are capable to sustain 1Grad-TID exposure, not possible with previous technologies. In this thesis, the main key challenges in ultra-scaled technologies are analyzed in the first chapter, and then integrated circuits designed in 28nm CMOS technology are presented. The first circuit design, presented in the second chapter and integrated in 28nm CMOS technology, is a Fast-Tracker front-end (FTfe) for charge detection. The read-out system has been developed starting from the main specifications and circuital solutions already adopted for muon detection in ATLAS experiment. The proposed front-end is able to detect an event and soon after to reset the system in order to make the FTfe already available for the following event, avoiding long dead times. The architecture is analyzed in detail, followed by the layout choices and the performance results. The second circuit design presented in the third chapter and always integrated in 28nm CMOS technology, is a Chopper instrumentation amplifier. Instrumentation amplifiers are the key building blocks in sensor and monitoring applications, where they are used to sense and amplify usually very small (sub-mV) and low frequency signals. For this reason it is important to reduce or eliminate the input offset and flicker noise, which cover and disturb the main signal to be detected. The proposed amplifier use a modulation technique, called chopper, in order to meet the low offset and low flicker noise requirements. Moreover it has been modeled to operate in sub-threshold region, in order to address the scaling problems. After the architecture description, layout and results of the integrated prototype are shown.

Il trend esponenziale delle tecnologie CMOS previsto dalla legge di Moore è stato ampiamento dimostrato nel corso degli ultimi tre decenni. Si è osservato uno scaling costante, caratterizzato da dispositivi sempre più piccoli, per soddisfare le esigenze delle applicazioni digitali in termini di velocità, complessità, densità circuitale e basso consumo di potenza. Ogni nodo tecnologico è rappresentato dalla minima lunghezza ottenibile, che corrisponde alla lunghezza del canale del più piccolo transistor che si può integrare. Con l'arrivo delle tecnologie al di sotto dei 100nm, le performance dei circuiti digitali sono ulteriormente aumentate, a scapito dei progettisti analogici che si ritrovano ad affrontare nuove problematiche. Infatti, da una parte lo scaling tecnologico comporta dei vantaggi per i circuiti digitali: aumento della velocità, basso consumo di potenza, alto livello di integrazione. I circuiti analogici invece risentono negativamente dello scaling, a causa di un peggioramento del comportamento del transistor, soprattutto per le tecnologie ultra-scalate. In queste ultime infatti, effetti del secondo ordine, fino a prima del tutto trascurabili, diventano importanti e iniziano ad essere dominanti, influenzando il funzionamento e le performance dei dispositivi. Per esempio, basso guadagno intrinseco del MOS, swing ridotto, problemi di punto operativo e elevata variabilità dei parametri, sono solo alcune delle difficoltà derivanti dallo scaling. I progettisti analogici devono far fronte a questi problemi in diverse fasi della progettazione, sia circuitale che di layout. Nonostante ciò, la progettazione di circuiti analogici in tecnologie così scalate in molti casi è determinante. Per esempio, in molti sistemi mixed-signal, dove coesistono circuiti analogici e digitali e sono necessarie alte performance ad alta frequenza, l’uso di queste tecnologie anche per la parte analgica diventa una scelta obbligata. Oppure ci sono gli esperimenti di fisica ad alta energia, dove la scelta di tecnologie scalate è strategica. Infatti in queste applicazioni, i circuiti elettronici sono esposti ad alti livelli di radiazione con conseguente peggioramento delle performance e fenomeni di malfunzionamento. Dato che il danno da radiazione è proporzionale allo spessore dell'ossido, è evidente che per i dispositivi più piccoli, il danneggiamento è inferiore. In questa tesi, i trend e le principali problematiche derivanti dall'uso di tecnologie molto scalate sono analizzati nel primo capitolo, seguiti poi dalla presentazione di circuiti integrati in tecnologia CMOS 28nm. Il primo circuito presentato nel secondo capitolo è un Fast-Tracker front-end (FTfe) per la rilevazione di cariche. In particolare il sistema di read-out è stato implementato a partire dalle principali specifiche e soluzioni circuitali già usate per la rilevazione di muoni nell'esperimento ATLAS. Il front-end proposto è in grado di rilevare un evento e subito dopo resettare il sistema in maniera tale da rendere il FTfe già pronto per il prossimo evento, evitando lunghi tempi morti. Il secondo circuito, presentato nel terzo capitolo ed anch'esso integrato in tecnologia CMOS 28nm, è un amplificatore per strumentazione di tipo Chopper. Gli amplificatori per strumentazione sono elementi chiave nelle applicazioni per sensori, dove vengono usati per amplificare segnali tipicamente piccoli (dell'ordine dei mV) e a bassa frequenza. Per questo motivo risulta importante ridurre o addirittura eliminare l'offset e il rumore flicker in ingresso, segnali che si sovrappongono al segnale utile da rilevare ed introdotto dallo stesso circuito elettronico. L'amplificatore per strumentazione proposto usa una tecnica di modulazione, chiamata chopper, per ridurre i contributi di rumore flicker ed offset. Inoltre l'intero amplificatore è stato progettato per lavorare in regione di sottosoglia, dati i problemi dovuti alla tecnologia fortemente scalata.

(2017). Design of Analog Circuits in 28nm CMOS Technology for Physics Applications. (Tesi di dottorato, Università degli Studi di Milano-Bicocca, 2017).

Design of Analog Circuits in 28nm CMOS Technology for Physics Applications

PIPINO, ALESSANDRA
2017-04-19

Abstract

Il trend esponenziale delle tecnologie CMOS previsto dalla legge di Moore è stato ampiamento dimostrato nel corso degli ultimi tre decenni. Si è osservato uno scaling costante, caratterizzato da dispositivi sempre più piccoli, per soddisfare le esigenze delle applicazioni digitali in termini di velocità, complessità, densità circuitale e basso consumo di potenza. Ogni nodo tecnologico è rappresentato dalla minima lunghezza ottenibile, che corrisponde alla lunghezza del canale del più piccolo transistor che si può integrare. Con l'arrivo delle tecnologie al di sotto dei 100nm, le performance dei circuiti digitali sono ulteriormente aumentate, a scapito dei progettisti analogici che si ritrovano ad affrontare nuove problematiche. Infatti, da una parte lo scaling tecnologico comporta dei vantaggi per i circuiti digitali: aumento della velocità, basso consumo di potenza, alto livello di integrazione. I circuiti analogici invece risentono negativamente dello scaling, a causa di un peggioramento del comportamento del transistor, soprattutto per le tecnologie ultra-scalate. In queste ultime infatti, effetti del secondo ordine, fino a prima del tutto trascurabili, diventano importanti e iniziano ad essere dominanti, influenzando il funzionamento e le performance dei dispositivi. Per esempio, basso guadagno intrinseco del MOS, swing ridotto, problemi di punto operativo e elevata variabilità dei parametri, sono solo alcune delle difficoltà derivanti dallo scaling. I progettisti analogici devono far fronte a questi problemi in diverse fasi della progettazione, sia circuitale che di layout. Nonostante ciò, la progettazione di circuiti analogici in tecnologie così scalate in molti casi è determinante. Per esempio, in molti sistemi mixed-signal, dove coesistono circuiti analogici e digitali e sono necessarie alte performance ad alta frequenza, l’uso di queste tecnologie anche per la parte analgica diventa una scelta obbligata. Oppure ci sono gli esperimenti di fisica ad alta energia, dove la scelta di tecnologie scalate è strategica. Infatti in queste applicazioni, i circuiti elettronici sono esposti ad alti livelli di radiazione con conseguente peggioramento delle performance e fenomeni di malfunzionamento. Dato che il danno da radiazione è proporzionale allo spessore dell'ossido, è evidente che per i dispositivi più piccoli, il danneggiamento è inferiore. In questa tesi, i trend e le principali problematiche derivanti dall'uso di tecnologie molto scalate sono analizzati nel primo capitolo, seguiti poi dalla presentazione di circuiti integrati in tecnologia CMOS 28nm. Il primo circuito presentato nel secondo capitolo è un Fast-Tracker front-end (FTfe) per la rilevazione di cariche. In particolare il sistema di read-out è stato implementato a partire dalle principali specifiche e soluzioni circuitali già usate per la rilevazione di muoni nell'esperimento ATLAS. Il front-end proposto è in grado di rilevare un evento e subito dopo resettare il sistema in maniera tale da rendere il FTfe già pronto per il prossimo evento, evitando lunghi tempi morti. Il secondo circuito, presentato nel terzo capitolo ed anch'esso integrato in tecnologia CMOS 28nm, è un amplificatore per strumentazione di tipo Chopper. Gli amplificatori per strumentazione sono elementi chiave nelle applicazioni per sensori, dove vengono usati per amplificare segnali tipicamente piccoli (dell'ordine dei mV) e a bassa frequenza. Per questo motivo risulta importante ridurre o addirittura eliminare l'offset e il rumore flicker in ingresso, segnali che si sovrappongono al segnale utile da rilevare ed introdotto dallo stesso circuito elettronico. L'amplificatore per strumentazione proposto usa una tecnica di modulazione, chiamata chopper, per ridurre i contributi di rumore flicker ed offset. Inoltre l'intero amplificatore è stato progettato per lavorare in regione di sottosoglia, dati i problemi dovuti alla tecnologia fortemente scalata.
GERVASI, MASSIMO
BASCHIROTTO, ANDREA
The exponential trend of the complementary metal-oxide-semiconductor (CMOS) technologies predicted by Moores law has been successfully demonstrated over the last three decades. A constant downscaling of CMOS technologies with smaller and smaller device size has been developed, in order to comply with requirements on speed, complexity, circuit density and power consumption of advanced high performance digital applications. The minimum reachable length, which corresponds to the half the length of the channel of the smallest transistor that can be manufactured, represents every following technological node. With the arrival of nanoscale (sub-100nm) CMOS technologies, digital performance improve further, but many new challenges have been introduced for analog designers. In fact, for the digital circuits CMOS scaling-down leads to several benefits: speed improvement, reduced power consumption, high integration and complexity level. The analog circuits, instead, strongly suffers from the ScalTech trend, because the MOS behavior dramatically changes through the different technological nodes and especially for the ultra-scaled ones, where second order effects, previously negligible, become very important and start to be dominant, affecting its performance. For instance, lower intrinsic DC-gain, reduced dynamic range, operating point issues and larger parameter variability are some of the problems due to scaling-down. Analog designers must face this problems at different phases of the design, circuital and layout. Despite that, the design of analog circuit in sub-nm technologies is mandatory in some cases or can be even helpful in others. For example, in mainly mixed-signal systems, the read-out electronic requires high frequency performance, so the choice of deep submicron technology is mandatory, also for the analog part. Other types of applications where using scaled technology is even strategical are the high-energy physics experiments, where read-out circuits are exposed to very high radiation levels with consequent performance degradation and breakdown events. Since radiation damage is proportional to gate oxide volume, smaller devices exhibit lower radiation detriment. It has been demonstrated in fact, that 28nm CMOS technology devices are capable to sustain 1Grad-TID exposure, not possible with previous technologies. In this thesis, the main key challenges in ultra-scaled technologies are analyzed in the first chapter, and then integrated circuits designed in 28nm CMOS technology are presented. The first circuit design, presented in the second chapter and integrated in 28nm CMOS technology, is a Fast-Tracker front-end (FTfe) for charge detection. The read-out system has been developed starting from the main specifications and circuital solutions already adopted for muon detection in ATLAS experiment. The proposed front-end is able to detect an event and soon after to reset the system in order to make the FTfe already available for the following event, avoiding long dead times. The architecture is analyzed in detail, followed by the layout choices and the performance results. The second circuit design presented in the third chapter and always integrated in 28nm CMOS technology, is a Chopper instrumentation amplifier. Instrumentation amplifiers are the key building blocks in sensor and monitoring applications, where they are used to sense and amplify usually very small (sub-mV) and low frequency signals. For this reason it is important to reduce or eliminate the input offset and flicker noise, which cover and disturb the main signal to be detected. The proposed amplifier use a modulation technique, called chopper, in order to meet the low offset and low flicker noise requirements. Moreover it has been modeled to operate in sub-threshold region, in order to address the scaling problems. After the architecture description, layout and results of the integrated prototype are shown.
28nm,; scaling,; front-end,; chopper,; subthreshold
28nm,; scaling,; front-end,; chopper,; subthreshold
FIS/01 - FISICA SPERIMENTALE
English
FISICA E ASTRONOMIA - 86R
29
2015/2016
(2017). Design of Analog Circuits in 28nm CMOS Technology for Physics Applications. (Tesi di dottorato, Università degli Studi di Milano-Bicocca, 2017).
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Descrizione: tesi di dottorato
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Utilizza questo identificativo per citare o creare un link a questo documento: http://hdl.handle.net/10281/158126
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