Integrated Circuits Design in Down-scaled Technologies for Wireless Applications

In the last 30 years, Mobile Telecommunication (TLC) electronics proved to be one of the major driving motors in the development of new Complementary Metal-OxideSemiconductor (CMOS) technologies. This limited branch of the electronics world managed to move billions of dollars worldwide, some of which unavoidably ended up in financing advanced research projects to answer market demands. People all around the world ask for extremely performing portable devices, faster, more reliable, low power consuming and with impressive memory capability. To answer all these requests, physics and engineers developed new and incredibly down-scaled technology nodes, which met the high speed and low power consumption requirement, granting an impressive circuital density. Nowadays foundries such as TSMC or Samsung are able to manufacture incredibly small transistor devices, with channel length in the order of only 7 nm and transition frequency in the order of several hundreds of GHz. This situation has become extremely favorable for the development of high-performance digital devices, which are able to reach speed and memory capability previously unbelievable. Nonetheless, also analog building blocks must be integrated in deeply down-scaled node, in order to adapt with digital ICs. First task of this thesis work is to develop analog ICs in deep sub-micron technology nodes, such as 28 nm bulk-CMOS and 16 nm FinFET (Fin Field Effect Transistor). This has been accomplished facing several difficulties given by the very poor analog behavior of such advanced technologies, especially in terms of low transistor intrinsic gain and limited signal headroom, caused by the low supply voltage. The second task of this work is to develop these same analog ICs in order that they meet requirements of the most advanced TLC standards, such as LTE and 5G. The increased number of portable devices worldwide made in fact unavoidable the introduction of new communication standards, in order to face the huge number of connected devices. This work presents 4 building blocks that can be exploited in every next generation transceiver device. In detail, this work analyzes though extended simulations and measurements 3 Base-Band analog filters and 1 variable gain amplifier, suitable for 5G applications. These designs have been developed in 28nm CMOS and 16 nm FinFET. Each design shows the most important difficult that was faced for its realization and highlight the most important performances of every prototype device, with an extensive confrontation with the State-of-the Art. The first device is a 6th Order Rauch based analog filter, which exploit a large bandwidth amplifier to achieve low quality factor sensitivity and high linearity performances. The second is a 3rd order variable gain amplifier, with low noise and high linearity performances, suitable to be integrated in a Full-Duplex 5G transceiver Base-Band section. The third and fourth devices are Source-Follower-based 4th order filters with very low noise and low power performances. One exploit the Flipped-Source-Follower architecture, while the second integrates an innovative Fully-Differential Super-Source-Follower topology. This last design also exploits the advanced FinFET technology, which shows better intrinsic gain, in order to maintain high linearity performances, despite the Fully-Differential configuration.

Negli ultimi 30 anni, l’elettronica per le Telecomunicazioni Wireless si è dimostrata una delle forze trainanti nello sviluppo delle nuove tecnologie Complementary Metal-OxideSemiconductor (CMOS). Questa piccola branca del vasto mondo dell’elettronica è infatti in grado di smuovere, in tutto il mondo, miliardi di dollari, molti dei quali inevitabilmente finiscono per finanziare gli avanzati progetti di ricerca in grado di rispondere alle domande del Mercato. In tutto il mondo, le persone chiedono nuovi dispositivi portatili, più performanti, più veloci, più affidabili, che consumino poca potenza e che abbiano una maggiore capacità di immagazzinare dati. Per rispondere a queste richieste, fisici e ingegneri hanno sviluppato nuovi e incredibili nodi tecnologici ultra-scalati, che soddisfano i requisiti di velocità e bassi consumi, garantendo un’impressionante densità circuitale. Al giorno d’oggi, le fonderie come TSMC e Samsung sono in grado di realizzare transistor estremamente piccoli, con lunghezze di canale di soli 7 nm e frequenze di transizione nell’ordine delle centinaia di GHz. Questo sviluppo si rivela estremamente favorevole per lo sviluppo di dispositivi digitali ad alte prestazioni, che raggiungono performance di velocità e di memoria prima inimmaginabili. Non di meno, anche i blocchi analogici devono essere integrati in questi nodi estremamente scalati, in modo da potersi adattare ai circuiti integrati (IC) digitali. Primo obiettivo di questo lavoro di tesi è, quindi, lo sviluppo di IC analogici in nodi tecnologici deep-submicron, come il 28 nm bulk-CMOS e il 16 nm FinFET (Fin Field Effect Transistor). Questo obiettivo è stato raggiunto affrontando diverse difficoltà date dalle scarse performance analogiche di queste tecnologie avanzate, tra cui un basso guadagno intrinseco e una limitata tensione di alimentazione. Il secondo obiettivo di questo lavoro è stato sviluppare questi stessi IC in modo che fossero compatibili con i più moderni standard per telecomunicazioni come LTE e 5G. L’aumento del numero dei dispositivi portatili in tutto il mondo ha, infatti, fatto sì che fosse necessario introdurre nuovi standard, in modo da poter gestire il numero maggiore di dispositivi connessi. Questo lavoro presenta 4 blocchi fondamentali che possono essere impiegati in qualsiasi transceiver di nuova generazione. In particolare, questo lavoro analizza, attraverso estensive simulazioni e misure, 3 filtri analogici in Banda-Base e un amplificatore a guadagno variabile compatibili con applicazioni 5G. Questi design sono stati sviluppati in tecnologia 28 nm CMOS e 16 nm FinFET. Per ogni design vengono mostrate le più importanti difficoltà incontrate e vengono riportate le performance di ogni prototipo in modo da essere confrontate con lo stato dell’arte. Il primo dispositivo e un filtro analogico del sesto ordine basato su una cella Rauch che sfrutta un amplificatore a banda larga per raggiungere alte performance di linearità e una bassa sensitivity del fattore di qualità. Il secondo è un amplificatore a guadagno variabile del terzo ordine, a basso rumore e alta linearità, studiato per essere integrato nella sezione in Banda Base di un dispositivo transceiver Full Duplex compatibile con il 5G. Il terzo e il quarto sono filtri analogici del quarto ordine basati sulla struttura del source-follower, a basso rumore e bassi consumi. Il primo sfrutta la topologia del Flipped-Source-Follower, mentre il secondo integra un innovativo Fully-Differential Super-Source-Follower. Quest’ultimo design inoltre sfrutta la tecnologia FinFET in modo da mantenere alte performance di linearità, nonostante la struttura completamente differenziale, grazie al più grande guadagno intrinseco dei transistor in questo nodo tecnologico.